Software de diseño HDL Verifier™

de verificaciónde FPGA

Verifique que VHDL y Verilog usando los simuladores y el benchesHDL Verifier™ de HDL de la prueba del FPGA-en--lazo genere automáticamente los bancos de pruebas para la verificación del diseño de Verilog® y de VHDL®. Usted puede utilizar MATLAB® o Simulink® para estimular directamente su diseño y después para analizar su respuesta usando el cosimulation de HDL o el FPGA-en--lazo con los tableros de Xilinx® y de Intel® FPGA. Este acercamiento elimina la necesidad de ser autor de Verilog independiente o el verificador de los bancos de pruebas .HDL de VHDL también genera los componentes que reutilizan modelos de MATLAB y de Simulink nativo en los simuladores de Cadence®, mentor Graphics®, y de Synopsys®. Estos componentes se pueden utilizar como modelos del inspector de la verificación o como estímulos en ambientes más complejos del banco de pruebas tales como los que utilicen la metodología universal de la verificación (UVM)