Software de simulación HyperLynx

de diseño de circuito impresode diseñode modelización

Visión general HyperLynx es una suite integrada de software de análisis y verificación para diseño de PCB que abarca exploración de esquemas, simulación pre‑layout, verificación post‑layout y modelado electromagnético 2D/2.5D/3D. Integra SI, PI, EM y DRC para habilitar flujos de verificación progresivos y optimización automatizada.

Capacidades principales

• Exploración pre‑layout y definición de restricciones para establecer reglas manufacturables y seleccionar stackup
• Integridad de señal (SI) para señales generales, SerDes y DDR con comprobaciones conscientes del protocolo
• Integridad de alimentación (PI): DC drop, análisis AC/decoupling y evaluación transitoria del PDN
• Modelado EM 2D/2.5D/3D con solucionadores full‑wave e híbridos para análisis de alta fidelidad
• Comprobación automática de reglas de diseño (DRC) y extracción de topología post‑layout para diseños grandes
• Simulación analógica/mixta (AMS) basada en SPICE y acoplamientos multi‑dominio
• Optimizadores automatizados: barridos de parámetros, exploración guiada por expertos y técnicas de superficies de respuesta

Familia de productos / Aplicaciones

• HyperLynx Signal Integrity (HL‑SI)
• HyperLynx Power Integrity (HL‑PI)
• HyperLynx Advanced Solvers (3D EM)
• HyperLynx Design Rule Check (HL‑DRC)
• HyperLynx Analog/Mixed‑Signal (HL‑AMS)
• HyperLynx Schematic Analysis (HL‑SA)
• Z‑Planner Enterprise (planificación de stackup y biblioteca de materiales)

Características clave

• Entorno integrado SI/PI/EM/DRC con transferencia de datos fluida desde esquema a layout
• Flujo de verificación progresivo: comprobaciones rápidas seguidas de simulaciones de mayor fidelidad
• Cumplimiento consciente del protocolo y análisis específicos por proveedor para DDR y SerDes
• Flujos por lotes y automatizados para diseños multi‑canal a gran escala
• Escalable para usuarios noveles y expertos con workflows por defecto y opciones avanzadas de solver

Casos de uso típicos

• Verificación temprana de esquemas para detectar errores de cableado y conectividad
• Simulación pre‑layout y planificación de stackup para definir restricciones manufacturables
• Sign‑off post‑layout para SI/PI/EMC y cumplimiento en grandes placas multi‑canal
• Análisis automatizado de enlaces serie con informes de PASS/FAIL y cuantificación de márgenes
• Optimización de PDN y ajuste de redes de desacoplo para demandas de corriente transitorias

caractéristiques / especificaciones técnicas

• Análisis soportados: SI (tiempo/frecuencia), PI (DC/AC/transitorio), AMS (SPICE), EM 2D/2.5D/3D
• Cobertura de protocolos: soporte para familias DDRx y 250+ variantes de protocolos serie
• Optimización: barridos paramétricos, reglas expertas, métodos de superficies de respuesta
• Integración de flujo: esquema → layout → verificación, extracción automática de topología
• Planificación de stackup: Z‑Planner Enterprise con biblioteca de materiales, rugosidad de cobre y modelado de pérdidas